// ******************************************************************************
// Copyright     :  Copyright (C) 2023, Hisilicon Technologies Co. Ltd.
// File name     :  smmu_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2023/06/15
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V5.1
// History       :  xxx 2023/06/15 15:17:49 Create file
// ******************************************************************************

#ifndef __SMMU_REG_OFFSET_H__
#define __SMMU_REG_OFFSET_H__

/* SMMU Base address of Module's Register */
#define CSR_SMMU_BASE (0x0000)

/* **************************************************************************** */
/*                      SMMU Registers' Definitions                            */
/* **************************************************************************** */

#define SMMU_IDR0_REG (CSR_SMMU_BASE + 0x0)                   /* SMMU标志0寄存器。 */
#define SMMU_IDR1_REG (CSR_SMMU_BASE + 0x4)                   /* SMMU标志1寄存器。 */
#define SMMU_IDR2_REG (CSR_SMMU_BASE + 0x8)                   /* SMMU标志2寄存器。 */
#define SMMU_IDR3_REG (CSR_SMMU_BASE + 0xC)                   /* SMMU标志3寄存器。 */
#define SMMU_IDR4_REG (CSR_SMMU_BASE + 0x10)                  /* SMMU标志4寄存器。 */
#define SMMU_IDR5_REG (CSR_SMMU_BASE + 0x14)                  /* SMMU标志5寄存器。 */
#define SMMU_IIDR_REG (CSR_SMMU_BASE + 0x18)                  /* SMMU版本标志0寄存器。 */
#define SMMU_AIDR_REG (CSR_SMMU_BASE + 0x1C)                  /* SMMU版本标志1寄存器。 */
#define SMMU_CR0_REG (CSR_SMMU_BASE + 0x20)                   /* SMMU全局配置0寄存器。 */
#define SMMU_CR0ACK_REG (CSR_SMMU_BASE + 0x24)                /* SMMU全局配置ack寄存器。 */
#define SMMU_CR1_REG (CSR_SMMU_BASE + 0x28)                   /* SMMU全局配置1寄存器。 */
#define SMMU_CR2_REG (CSR_SMMU_BASE + 0x2C)                   /* SMMU全局配置2寄存器。 */
#define SMMU_STATUSR_REG (CSR_SMMU_BASE + 0x40)               /* SMMU Cache状态寄存器。 */
#define SMMU_GBPA_REG (CSR_SMMU_BASE + 0x44)                  /* SMMU全局属性寄存器。 */
#define SMMU_AGBPA_REG (CSR_SMMU_BASE + 0x48)                 /* SMMU全局属性辅助寄存器。 */
#define SMMU_IRQ_CTRL_REG (CSR_SMMU_BASE + 0x50)              /* SMMU全局中断使能寄存器。 */
#define SMMU_IRQ_CTRLACK_REG (CSR_SMMU_BASE + 0x54)           /* SMMU全局中断使能ACK寄存器。 */
#define SMMU_GERROR_REG (CSR_SMMU_BASE + 0x60)                /* SMMU全局fault寄存器。 */
#define SMMU_GERRORN_REG (CSR_SMMU_BASE + 0x64)               /* SMMU全局fault镜像寄存器。 */
#define SMMU_GERROR_IRQ_CFG0_0_REG (CSR_SMMU_BASE + 0x68)     /* SMMU全局中断MSI地址配置0寄存器。 */
#define SMMU_GERROR_IRQ_CFG0_1_REG (CSR_SMMU_BASE + 0x6C)     /* SMMU全局中断MSI地址配置1寄存器。 */
#define SMMU_GERROR_IRQ_CFG1_REG (CSR_SMMU_BASE + 0x70)       /* SMMU全局中断MSI数据配置寄存器。 */
#define SMMU_GERROR_IRQ_CFG2_REG (CSR_SMMU_BASE + 0x74)       /* SMMU全局中断MSI属性配置寄存器。 */
#define SMMU_STRTAB_BASE0_REG (CSR_SMMU_BASE + 0x80)          /* SMMU STE基地址低位寄存器。 */
#define SMMU_STRTAB_BASE1_REG (CSR_SMMU_BASE + 0x84)          /* SMMU STE基地址高位寄存器。 */
#define SMMU_STRTAB_BASE_CFG_REG (CSR_SMMU_BASE + 0x88)       /* SMMU STE配置寄存器。 */
#define SMMU_CMDQ_BASE0_REG (CSR_SMMU_BASE + 0x90)            /* SMMU CMD queue基地址低位寄存器。 */
#define SMMU_CMDQ_BASE1_REG (CSR_SMMU_BASE + 0x94)            /* SMMU CMD queue基地址高位寄存器。 */
#define SMMU_CMDQ_PROD_REG (CSR_SMMU_BASE + 0x98)             /* SMMU CMD queue producer寄存器。 */
#define SMMU_CMDQ_CONS_REG (CSR_SMMU_BASE + 0x9C)             /* SMMU CMD queue consumer寄存器。 */
#define SMMU_EVENTQ_BASE0_REG (CSR_SMMU_BASE + 0xA0)          /* SMMU EVENT queue基地址低位寄存器。 */
#define SMMU_EVENTQ_BASE1_REG (CSR_SMMU_BASE + 0xA4)          /* SMMU EVENT queue基地址高位寄存器。 */
#define SMMU_EVENTQ_PROD_REG (CSR_SMMU_BASE + 0x100A8)        /* SMMU EVENT queue producer寄存器。 */
#define SMMU_EVENTQ_CONS_REG (CSR_SMMU_BASE + 0x100AC)        /* SMMU EVENT queue cosumer 寄存器。 */
#define SMMU_EVENTQ_IRQ_CFG0_0_REG (CSR_SMMU_BASE + 0xB0)     /* SMMU EVENT queue MSI中断地址低位配置寄存器。 */
#define SMMU_EVENTQ_IRQ_CFG0_1_REG (CSR_SMMU_BASE + 0xB4)     /* SMMU EVENT queue MSI中断地址高位配置寄存器。 */
#define SMMU_EVENTQ_IRQ_CFG1_REG (CSR_SMMU_BASE + 0xB8)       /* SMMU EVENT queue MSI中断数据配置寄存器。 */
#define SMMU_EVENTQ_IRQ_CFG2_REG (CSR_SMMU_BASE + 0xBC)       /* SMMU EVENT queue MSI中断属性配置寄存器。 */
#define SMMU_PRIQ_BASE0_REG (CSR_SMMU_BASE + 0xC0)            /* SMMU PRIQ基地址低位寄存器。 */
#define SMMU_PRIQ_BASE1_REG (CSR_SMMU_BASE + 0xC4)            /* SMMU PRIQ基地址高位寄存器。 */
#define SMMU_PRIQ_PROD_REG (CSR_SMMU_BASE + 0x100C8)          /* SMMU PRIQ producer寄存器。 */
#define SMMU_PRIQ_CONS_REG (CSR_SMMU_BASE + 0x100CC)          /* SMMU PRIQ consumer寄存器。 */
#define SMMU_PRIQ_IRQ_CFG0_0_REG (CSR_SMMU_BASE + 0xD0)       /* SMMU PRIQ MSI中断地址低位配置寄存器。 */
#define SMMU_PRIQ_IRQ_CFG0_1_REG (CSR_SMMU_BASE + 0xD4)       /* SMMU PRIQ MSI中断地址高位配置寄存器。 */
#define SMMU_PRIQ_IRQ_CFG1_REG (CSR_SMMU_BASE + 0xD8)         /* SMMU PRIQ MSI中断数据配置寄存器。 */
#define SMMU_PRIQ_IRQ_CFG2_REG (CSR_SMMU_BASE + 0xDC)         /* SMMU PRIQ MSI中断属性配置寄存器。 */
#define SMMU_S_IDR0_REG (CSR_SMMU_BASE + 0x8000)              /* 安全状态下SMMU标志0寄存器。 */
#define SMMU_S_IDR1_REG (CSR_SMMU_BASE + 0x8004)              /* 安全状态下SMMU标志1寄存器。 */
#define SMMU_S_IDR2_REG (CSR_SMMU_BASE + 0x8008)              /* 安全状态下SMMU标志2寄存器。 */
#define SMMU_S_IDR3_REG (CSR_SMMU_BASE + 0x800C)              /* 安全状态下SMMU标志3寄存器。 */
#define SMMU_S_CR0_REG (CSR_SMMU_BASE + 0x8020)               /* 安全状态下SMMU全局配置0寄存器。 */
#define SMMU_S_CR0ACK_REG (CSR_SMMU_BASE + 0x8024)            /* 安全状态下SMMU全局配置ACK寄存器。 */
#define SMMU_S_CR1_REG (CSR_SMMU_BASE + 0x8028)               /* 安全状态下SMMU全局配置1寄存器。 */
#define SMMU_S_CR2_REG (CSR_SMMU_BASE + 0x802C)               /* 安全状态下SMMU全局配置2寄存器。 */
#define SMMU_S_INIT_REG (CSR_SMMU_BASE + 0x803C)              /* 安全状态下SMMU无效化cache寄存器。 */
#define SMMU_S_GBPA_REG (CSR_SMMU_BASE + 0x8044)              /* 安全状态下SMMU全局属性寄存器。 */
#define SMMU_S_AGBPA_REG (CSR_SMMU_BASE + 0x8048)             /* 安全状态下SMMU全局属性辅助寄存器。 */
#define SMMU_S_IRQ_CTRL_REG (CSR_SMMU_BASE + 0x8050)          /* 安全状态下SMMU全局中断使能寄存器。 */
#define SMMU_S_IRQ_CTRLACK_REG (CSR_SMMU_BASE + 0x8054)       /* 安全状态下SMMU全局中断使能ACK寄存器。 */
#define SMMU_S_GERROR_REG (CSR_SMMU_BASE + 0x8060)            /* 安全状态下SMMU全局fault寄存器。 */
#define SMMU_S_GERRORN_REG (CSR_SMMU_BASE + 0x8064)           /* 安全状态下SMMU全局fault镜像寄存器。 */
#define SMMU_S_GERROR_IRQ_CFG0_0_REG (CSR_SMMU_BASE + 0x8068) /* 安全状态下SMMU全局中断MSI地址低位配置寄存器。 */
#define SMMU_S_GERROR_IRQ_CFG0_1_REG (CSR_SMMU_BASE + 0x806C) /* 安全状态下SMMU全局中断MSI地址高位配置寄存器。 */
#define SMMU_S_GERROR_IRQ_CFG1_REG (CSR_SMMU_BASE + 0x8070)   /* 安全状态下SMMU全局中断MSI数据配置寄存器。 */
#define SMMU_S_GERROR_IRQ_CFG2_REG (CSR_SMMU_BASE + 0x8074)   /* 安全状态下SMMU全局中断MSI属性配置寄存器。 */
#define SMMU_S_STRTAB_BASE0_REG (CSR_SMMU_BASE + 0x8080)      /* 安全状态下SMMU STE基地址低位寄存器。 */
#define SMMU_S_STRTAB_BASE1_REG (CSR_SMMU_BASE + 0x8084)      /* 安全状态下SMMU STE基地址高位寄存器。 */
#define SMMU_S_STRTAB_BASE_CFG_REG (CSR_SMMU_BASE + 0x8088)   /* 安全状态下SMMU STE配置寄存器。 */
#define SMMU_S_CMDQ_BASE0_REG (CSR_SMMU_BASE + 0x8090)        /* 安全状态下SMMU CMD queue基地址低位寄存器。 */
#define SMMU_S_CMDQ_BASE1_REG (CSR_SMMU_BASE + 0x8094)        /* 安全状态下SMMU CMD queue基地址高位寄存器。 */
#define SMMU_S_CMDQ_PROD_REG (CSR_SMMU_BASE + 0x8098)         /* 安全状态下SMMU CMD queue producer寄存器。 */
#define SMMU_S_CMDQ_CONS_REG (CSR_SMMU_BASE + 0x809C)         /* 安全状态下SMMU CMD queue consumer寄存器。 */
#define SMMU_S_EVENTQ_BASE0_REG (CSR_SMMU_BASE + 0x80A0)      /* 安全状态下SMMU EVENT queue基地址低位寄存器。 */
#define SMMU_S_EVENTQ_BASE1_REG (CSR_SMMU_BASE + 0x80A4)      /* 安全状态下SMMU EVENT queue基地址高位寄存器。 */
#define SMMU_S_EVENTQ_PROD_REG (CSR_SMMU_BASE + 0x80A8)       /* 安全状态下SMMU EVENT queue producer寄存器。 */
#define SMMU_S_EVENTQ_CONS_REG (CSR_SMMU_BASE + 0x80AC)       /* 安全状态下SMMU EVENT queue cosumer 寄存器。 */
#define SMMU_S_EVENTQ_IRQ_CFG0_0_REG \
    (CSR_SMMU_BASE + 0x80B0) /* 安全状态下SMMU EVENT queue MSI中断地址低位配置寄存器。 */
#define SMMU_S_EVENTQ_IRQ_CFG0_1_REG \
    (CSR_SMMU_BASE + 0x80B4)                                /* 安全状态下SMMU EVENT queue MSI中断地址高位配置寄存器。 */
#define SMMU_S_EVENTQ_IRQ_CFG1_REG (CSR_SMMU_BASE + 0x80B8) /* 安全状态下SMMU EVENT queue MSI中断数据配置寄存器。 */
#define SMMU_S_EVENTQ_IRQ_CFG2_REG (CSR_SMMU_BASE + 0x80BC) /* 安全状态下SMMU EVENT queue MSI中断属性配置寄存器。 */
#define SMMU_USER_CONFIG0_REG (CSR_SMMU_BASE + 0xE00)       /* SMMU USER配置0寄存器。 */
#define SMMU_USER_CONFIG1_REG (CSR_SMMU_BASE + 0xE04)       /* SMMU USER配置1寄存器。 */
#define SMMU_VERI_ID_REG (CSR_SMMU_BASE + 0xE08)            /* SMMU 验证版本寄存器。 */
#define SMMU_PROD_INFO_REG (CSR_SMMU_BASE + 0xE0C)          /* SMMU版本标志寄存器。 */
#define SMMU_USER_CONFIG2_REG (CSR_SMMU_BASE + 0xE10)       /* SMMU USER配置2寄存器。 */
#define SMMU_PCIE_IRPT_EN_REG (CSR_SMMU_BASE + 0xE14)       /* SMMU 向PCIE发MSI中断使能寄存器。 */
#define SMMU_PCIE_IRPT_ADDR_REG (CSR_SMMU_BASE + 0xE18)     /* SMMU 向PCIE发MSI中断地址寄存器。 */
#define SMMU_PCIE_IRPT_DATA_REG (CSR_SMMU_BASE + 0xE1C)     /* SMMU 向PCIE发MSI中断数据寄存器。 */
#define SMMU_USER_CONFIG3_REG (CSR_SMMU_BASE + 0xE20)       /* SMMU USER配置3寄存器。 */
#define SMMU_USER_CONFIG4_REG (CSR_SMMU_BASE + 0xE24)       /* SMMU USER配置4寄存器。 */
#define DFX_CMD_NS_CONS_CNT0_REG (CSR_SMMU_BASE + 0xE28)    /* 保留寄存器 */
#define DFX_CMD_NS_CONS_CNT1_REG (CSR_SMMU_BASE + 0xE2C)    /* 保留寄存器 */
#define SMMU_SKY_QUEUE_POINTER_SP_REG (CSR_SMMU_BASE + 0xE30)   /* SMMU SKY QUEUE查询指针寄存器。 */
#define SMMU_SKY_QUEUE_ADDR_LOW_SP_REG (CSR_SMMU_BASE + 0xE34)  /* SMMU SKY QUEUE查询命令地址(低位)寄存器。 */
#define SMMU_SKY_QUEUE_ADDR_HIGH_SP_REG (CSR_SMMU_BASE + 0xE38) /* SMMU SKY QUEUE查询命令地址(高位)寄存器。 */
#define SMMU_SKY_QUEUE_STAT0_SP_REG (CSR_SMMU_BASE + 0xE3C)     /* SMMU SKY QUEUE查询命令状态0寄存器。 */
#define SMMU_SKY_QUEUE_STAT1_SP_REG (CSR_SMMU_BASE + 0xE40)     /* SMMU SKY QUEUE查询命令状态1寄存器。 */
#define SMMU_SKY_QUEUE_POINTER_TP_REG (CSR_SMMU_BASE + 0xE50)   /* SMMU SKY QUEUE查询指针寄存器。 */
#define SMMU_SKY_QUEUE_ADDR_LOW_TP_REG (CSR_SMMU_BASE + 0xE54)  /* SMMU SKY QUEUE查询命令地址(低位)寄存器。 */
#define SMMU_SKY_QUEUE_ADDR_HIGH_TP_REG (CSR_SMMU_BASE + 0xE58) /* SMMU SKY QUEUE查询命令地址(高位)寄存器。 */
#define SMMU_SKY_QUEUE_STAT0_TP_REG (CSR_SMMU_BASE + 0xE5C)     /* SMMU SKY QUEUE查询命令状态0寄存器。 */
#define SMMU_SKY_QUEUE_STAT1_TP_REG (CSR_SMMU_BASE + 0xE60)     /* SMMU SKY QUEUE查询命令状态1寄存器。 */
#define SMMU_DFX_CMD_NUM_REG (CSR_SMMU_BASE + 0xE70)            /* SMMU正在处理命令个数统计寄存器。 */
#define SMMU_DFX_CMD_QUEUE_STAT0_REG (CSR_SMMU_BASE + 0xE74)    /* SMMU Command命令统计寄存器0。 */
#define SMMU_DFX_FAULT_NUM_REG (CSR_SMMU_BASE + 0xE78)          /* SMMU发生Fault个数统计寄存器。 */
#define SMMU_DFX_TEST_MONITOR_SP_REG (CSR_SMMU_BASE + 0xE7C)    /* SP接口测试监控寄存器。 */
#define SMMU_DFX_TEST_MONITOR_TP_REG (CSR_SMMU_BASE + 0xE80)    /* TP接口测试监控寄存器。 */
#define SMMU_DFX_ECC_MONITOR_REG (CSR_SMMU_BASE + 0xE84)        /* ECC ERR监控寄存器。 */
#define SMMU_STALL_QUEUE_STAT0_SP_REG (CSR_SMMU_BASE + 0xE90)   /* SMMU SP端口STALL命令状态0寄存器。 */
#define SMMU_STALL_QUEUE_STAT1_SP_REG (CSR_SMMU_BASE + 0xE94)   /* SMMU SP端口STALL命令状态1寄存器。 */
#define SMMU_STALL_QUEUE_STAT0_TP_REG (CSR_SMMU_BASE + 0xE98)   /* SMMU TP端口STALL命令状态0寄存器。 */
#define SMMU_STALL_QUEUE_STAT1_TP_REG (CSR_SMMU_BASE + 0xE9C)   /* SMMU TP端STALL命令状态1寄存器。 */
#define SMMU_ECC_INJECT_REG (CSR_SMMU_BASE + 0xEA0)             /* SMMU ECC错误注入寄存器。 */
#define SMMU_PTW_STATUS_0_REG (CSR_SMMU_BASE + 0xEA4)           /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_1_REG (CSR_SMMU_BASE + 0xEA8)           /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_2_REG (CSR_SMMU_BASE + 0xEAC)           /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_3_REG (CSR_SMMU_BASE + 0xEB0)           /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_S2_0_REG (CSR_SMMU_BASE + 0xEB4)        /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_S2_1_REG (CSR_SMMU_BASE + 0xEB8)        /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_S2_2_REG (CSR_SMMU_BASE + 0xEBC)        /* SMMU PTW状态寄存器。 */
#define SMMU_PTW_STATUS_S2_3_REG (CSR_SMMU_BASE + 0xEC0)        /* SMMU PTW状态寄存器。 */
#define SMMU_DFX_CMD_QUEUE_STAT1_REG (CSR_SMMU_BASE + 0xEC4)    /* SMMU Command命令统计寄存器1。 */
#define SMMU_PMCG_EVCNTRN_0_0_REG (CSR_SMMU_BASE + 0x20000)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_1_REG (CSR_SMMU_BASE + 0x20008)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_2_REG (CSR_SMMU_BASE + 0x20010)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_3_REG (CSR_SMMU_BASE + 0x20018)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_4_REG (CSR_SMMU_BASE + 0x20020)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_5_REG (CSR_SMMU_BASE + 0x20028)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_6_REG (CSR_SMMU_BASE + 0x20030)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_0_7_REG (CSR_SMMU_BASE + 0x20038)     /* Performance Monitor计数器低位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_0_REG (CSR_SMMU_BASE + 0x20004)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_1_REG (CSR_SMMU_BASE + 0x2000C)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_2_REG (CSR_SMMU_BASE + 0x20014)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_3_REG (CSR_SMMU_BASE + 0x2001C)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_4_REG (CSR_SMMU_BASE + 0x20024)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_5_REG (CSR_SMMU_BASE + 0x2002C)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_6_REG (CSR_SMMU_BASE + 0x20034)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVCNTRN_1_7_REG (CSR_SMMU_BASE + 0x2003C)     /* Performance Monitor计数器高位寄存器。 */
#define SMMU_PMCG_EVTYPERN_0_REG (CSR_SMMU_BASE + 0x20400)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_1_REG (CSR_SMMU_BASE + 0x20404)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_2_REG (CSR_SMMU_BASE + 0x20408)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_3_REG (CSR_SMMU_BASE + 0x2040C)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_4_REG (CSR_SMMU_BASE + 0x20410)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_5_REG (CSR_SMMU_BASE + 0x20414)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_6_REG (CSR_SMMU_BASE + 0x20418)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_EVTYPERN_7_REG (CSR_SMMU_BASE + 0x2041C)      /* Performance Monitor配置event type寄存器。 */
#define SMMU_PMCG_SVRN_0_0_REG (CSR_SMMU_BASE + 0x20600)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_1_REG (CSR_SMMU_BASE + 0x20608)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_2_REG (CSR_SMMU_BASE + 0x20610)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_3_REG (CSR_SMMU_BASE + 0x20618)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_4_REG (CSR_SMMU_BASE + 0x20620)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_5_REG (CSR_SMMU_BASE + 0x20628)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_6_REG (CSR_SMMU_BASE + 0x20630)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_0_7_REG (CSR_SMMU_BASE + 0x20638)        /* shadow value low 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_0_REG (CSR_SMMU_BASE + 0x20604)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_1_REG (CSR_SMMU_BASE + 0x2060C)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_2_REG (CSR_SMMU_BASE + 0x20614)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_3_REG (CSR_SMMU_BASE + 0x2061C)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_4_REG (CSR_SMMU_BASE + 0x20624)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_5_REG (CSR_SMMU_BASE + 0x2062C)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_6_REG (CSR_SMMU_BASE + 0x20634)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SVRN_1_7_REG (CSR_SMMU_BASE + 0x2063C)        /* shadow value high 32bit寄存器。 */
#define SMMU_PMCG_SMRN_0_REG (CSR_SMMU_BASE + 0x20A00)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_1_REG (CSR_SMMU_BASE + 0x20A04)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_2_REG (CSR_SMMU_BASE + 0x20A08)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_3_REG (CSR_SMMU_BASE + 0x20A0C)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_4_REG (CSR_SMMU_BASE + 0x20A10)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_5_REG (CSR_SMMU_BASE + 0x20A14)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_6_REG (CSR_SMMU_BASE + 0x20A18)          /* StreamID match寄存器。 */
#define SMMU_PMCG_SMRN_7_REG (CSR_SMMU_BASE + 0x20A1C)          /* StreamID match寄存器。 */
#define SMMU_PMCG_CNTENSET0_0_REG (CSR_SMMU_BASE + 0x20C00)     /* counter enable set low 32bit寄存器。 */
#define SMMU_PMCG_CNTENSET0_1_REG (CSR_SMMU_BASE + 0x20C04)     /* counter enable set high 32bit寄存器。 */
#define SMMU_PMCG_CNTENCLR0_0_REG (CSR_SMMU_BASE + 0x20C20)     /* counter enable clear low 32bit寄存器。 */
#define SMMU_PMCG_CNTENCLR0_1_REG (CSR_SMMU_BASE + 0x20C24)     /* counter enable clear high 32bit寄存器。 */
#define SMMU_PMCG_INTENSET0_0_REG \
    (CSR_SMMU_BASE + 0x20C40) /* counter interrupt contribution enable low 32bit寄存器。 */
#define SMMU_PMCG_INTENSET0_1_REG \
    (CSR_SMMU_BASE + 0x20C44) /* counter intterrupt contribution enable high 32bit寄存器。 */
#define SMMU_PMCG_INTENCLR0_0_REG \
    (CSR_SMMU_BASE + 0x20C60) /* counter intterrupt contribution enable clean low 32bit寄存器。 */
#define SMMU_PMCG_INTENCLR0_1_REG \
    (CSR_SMMU_BASE + 0x20C64) /* counter intterrupt contribution enable clean high 32bit寄存器。 */
#define SMMU_PMCG_OVSCLR0_0_REG (CSR_SMMU_BASE + 0x20C80)    /* overflow status clear low 32bit寄存器。 */
#define SMMU_PMCG_OVSCLR0_1_REG (CSR_SMMU_BASE + 0x20C84)    /* overflow status clear high 32bit寄存器。 */
#define SMMU_PMCG_OVSSET0_0_REG (CSR_SMMU_BASE + 0x20CC0)    /* overflow status set low 32bit寄存器。 */
#define SMMU_PMCG_OVSSET0_1_REG (CSR_SMMU_BASE + 0x20CC4)    /* overflow status set high 32bit寄存器。 */
#define SMMU_PMCG_CAPR_REG (CSR_SMMU_BASE + 0x20D88)         /* counter shadow value capture寄存器。 */
#define SMMU_PMCG_SCR_REG (CSR_SMMU_BASE + 0x20DF8)          /* secure control register寄存器。 */
#define SMMU_PMCG_CFGR_REG (CSR_SMMU_BASE + 0x20E00)         /* PMCG configuration information寄存器。 */
#define SMMU_PMCG_CR_REG (CSR_SMMU_BASE + 0x20E04)           /* control register寄存器。 */
#define SMMU_PMCG_CEID0_0_REG (CSR_SMMU_BASE + 0x20E20)      /* common event id bitmap寄存器。 */
#define SMMU_PMCG_CEID0_1_REG (CSR_SMMU_BASE + 0x20E24)      /* common event id bitmap寄存器。 */
#define SMMU_PMCG_CEID1_0_REG (CSR_SMMU_BASE + 0x20E28)      /* common event id bitmap寄存器。 */
#define SMMU_PMCG_CEID1_1_REG (CSR_SMMU_BASE + 0x20E2C)      /* common event id bitmap寄存器。 */
#define SMMU_PMCG_IRQ_CTRL_REG (CSR_SMMU_BASE + 0x20E50)     /* IRQ enable寄存器。 */
#define SMMU_PMCG_IRQ_CTRLACK_REG (CSR_SMMU_BASE + 0x20E54)  /* IRQ enable ack寄存器。 */
#define SMMU_PMCG_IRQ_CFG0_0_REG (CSR_SMMU_BASE + 0x20E58)   /* IRQ configuration0 low 32bit寄存器。 */
#define SMMU_PMCG_IRQ_CFG0_1_REG (CSR_SMMU_BASE + 0x20E5C)   /* IRQ configuration0 high 32bit寄存器。 */
#define SMMU_PMCG_IRQ_CFG1_REG (CSR_SMMU_BASE + 0x20E60)     /* IRQ configuration1寄存器。 */
#define SMMU_PMCG_IRQ_CFG2_REG (CSR_SMMU_BASE + 0x20E64)     /* IRQ configuration2寄存器。 */
#define SMMU_PMCG_IRQ_STATUS_REG (CSR_SMMU_BASE + 0x20E68)   /* MSI status寄存器。 */
#define SMMU_PMCG_AIDR_REG (CSR_SMMU_BASE + 0x20E70)         /* Architecture identification寄存器。 */
#define SMMU_PMCG_CIDR0_REG (CSR_SMMU_BASE + 0x20FF0)        /* Component ID0 */
#define SMMU_PMCG_CIDR1_REG (CSR_SMMU_BASE + 0x20FF4)        /* Component ID1 */
#define SMMU_PMCG_CIDR2_REG (CSR_SMMU_BASE + 0x20FF8)        /* Component ID2 */
#define SMMU_PMCG_CIDR3_REG (CSR_SMMU_BASE + 0x20FFC)        /* Component ID3 */
#define SMMU_PMCG_PIDR0_REG (CSR_SMMU_BASE + 0x20FE0)        /* Peripheral ID0 */
#define SMMU_PMCG_PIDR1_REG (CSR_SMMU_BASE + 0x20FE4)        /* Peripheral ID1 */
#define SMMU_PMCG_PIDR2_REG (CSR_SMMU_BASE + 0x20FE8)        /* Peripheral ID2 */
#define SMMU_PMCG_PIDR3_REG (CSR_SMMU_BASE + 0x20FEC)        /* Peripheral ID3 */
#define SMMU_PMCG_PIDR4_REG (CSR_SMMU_BASE + 0x20FD0)        /* Peripheral ID4 */
#define SMMU_PMCG_PIDR5_REG (CSR_SMMU_BASE + 0x20FD4)        /* Peripheral ID5 */
#define SMMU_PMCG_PIDR6_REG (CSR_SMMU_BASE + 0x20FD8)        /* Peripheral ID6 */
#define SMMU_PMCG_PIDR7_REG (CSR_SMMU_BASE + 0x20FDC)        /* Peripheral ID7 */
#define SMMU_PMCG_PMAUTHSTATUS_REG (CSR_SMMU_BASE + 0x20FB8) /* AUTHSTATUS */
#define SMMU_PMCG_PMDEVARCH_REG (CSR_SMMU_BASE + 0x20FBC)    /* PMDEVARCH */
#define SMMU_PMCG_PMDEVTYPE_REG (CSR_SMMU_BASE + 0x20FCC)    /* PMDEVTYPE */
#define SMMU_ERR_FR_0_REG (CSR_SMMU_BASE + 0x2000)           /* RAS ERR FR0寄存器。 */
#define SMMU_ERR_FR_1_REG (CSR_SMMU_BASE + 0x2004)           /* RAS ERR FR1寄存器。 */
#define SMMU_ERR_CTRL_0_REG (CSR_SMMU_BASE + 0x2008)         /* RAS ERR CTRL0寄存器。 */
#define SMMU_ERR_CTRL_1_REG (CSR_SMMU_BASE + 0x200C)         /* RAS ERR CTRL1寄存器。 */
#define SMMU_ERR_STATUS_0_REG (CSR_SMMU_BASE + 0x2010)       /* RAS ERR STATUS0寄存器。 */
#define SMMU_ERR_STATUS_1_REG (CSR_SMMU_BASE + 0x2014)       /* RAS ERR STATUS1寄存器。 */
#define SMMU_ERR_ADDR_0_REG (CSR_SMMU_BASE + 0x2018)         /* RAS ERR ADDR0寄存器。 */
#define SMMU_ERR_ADDR_1_REG (CSR_SMMU_BASE + 0x201C)         /* RAS ERR ADDR1寄存器。 */
#define SMMU_ERR_MISC0_0_REG (CSR_SMMU_BASE + 0x2020)        /* RAS ERR MISC0寄存器。 */
#define SMMU_ERR_MISC0_1_REG (CSR_SMMU_BASE + 0x2024)        /* RAS ERR MISC0寄存器。 */
#define SMMU_ERR_MISC1_0_REG (CSR_SMMU_BASE + 0x2028)        /* RAS ERR MISC1寄存器。 */
#define SMMU_ERR_MISC1_1_REG (CSR_SMMU_BASE + 0x202C)        /* RAS ERR MISC1寄存器。 */

#endif // __SMMU_REG_OFFSET_H__
